在人工智能和以数据为中心的计算时代，对单个封装内大量晶体管数量和高带宽互连的需求急剧增加。单片工艺的不断扩展提高了晶体管密度，但仅靠这些进步还不足以满足新兴人工智能工作负载对计算能力的无限需求。为了应对挑战，半导体行业正在转向先进的封装技术，如 2.5D 和 3D 集成，这些技术能够在单个封装内集成异构芯片，从而释放出前所未有的并行性和系统性能。
台积电在ISSCC2024的教程探讨 2.5D 和 3D 集成电路设计的基本原理，并强调了协光电共封装(CPO) 的出现，通过将光芯片、光互连与传统电子芯片无缝集成，彻底改变高性能计算的现状 [1]。
对性能、功耗、面积、成本和上市时间（PPACT）改进的不懈追求推动半导体行业向先进封装解决方案发展。传统的单片系统 (SoC) 设计日益受到制造挑战、产量限制以及无法优化集成各种工艺技术的制约。2.5D 和 3D 集成技术克服这些限制，在单个封装内实现了芯片的异构集成，每个芯片都针对特定功能进行了优化。
集成技术的核心是垂直集成概念，其目的是将一切 置于同一引擎盖下。逻辑芯片和内存芯片的物理距离很近，从而实现了近内存计算，促进了数据本地化，降低了功耗和延迟。此外，通过微凸块和硅通孔（TSV）实现的超密集垂直连接可在芯片之间实现高带宽互连，从而释放出前所未有的系统性能。
芯片到芯片互连设计是芯片集成的关键环节，因为直接影响到关键性能指标，如岸线/区域带宽密度、能效和延迟。过去二十年来，串行接口领域取得了长足的进步，而并行接口由于功耗更低、延时更短、带宽密度更高（采用先进的封装），正逐渐成为极具吸引力的芯片到芯片通信解决方案。
并行芯片到芯片互连的典型高级物理层架构包括单端并行数据总线和差分转发时钟、通道和时钟树匹配以最大限度地减少偏移，以及并行到串行（P2S）和串行到并行（S2P）转换器，以最大限度地提高每个微凸块的数据带宽。先进的电路技术，如低摆动 I/O、端接 I/O、基于传感放大器的数据采样器，以及专用锁相环 (PLL) 和延迟锁相环 (DLL)，均用于优化功耗、信号完整性和时序裕度。
随着芯片架构复杂性的增加，以及众多 2.5D 和 3D 集成选项（如 CoWoS、InFO、SoIC 等）的出现，设计生态系统变得越来越分散。不同的供应商和工具采用不同的表示方法，从基于物理的格式到基于连接的格式，这给互操作性带来了挑战，并妨碍了设计效率。
为解决这一复杂问题，台积电推出了 3Dblox™ 标准，这是一种模块化设计方法，旨在简化和精简 3D IC 设计流程。3Dblox™ 标准包含适用于当前和未来 3DFabric™ 产品的通用语言结构，可定义芯片、芯片开云网页版 开云kaiyun接口、RDL 接口、桥接接口和连接声明。该标准有利于芯片重用、自上而下的设计方法以及不同 EDA 工具之间的互操作性，从而使设计人员能够更有效地应对先进封装架构的复杂性。
先进的封装技术为系统集成带来了革命性的变化，而对更高带宽和更低功耗的不满足需求也促使台积电开始探索封装内的光学互连。CPO）代表高性能计算的下一个前沿领域，实现了光子互连与传统电子芯片的无缝集成。
CPO 的主要优势之一是消除了与长距离驱动电子通道所需的串行器/解串器（SerDes）电路相关的功率开销。通过利用三维堆叠技术，CPO 架构可显著提高能效，在三维 CPO 实现中，每比特的能耗从 2.5D 配置中的约 15 pJ/比特降低到 5 pJ/比特以下。
在封装内集成光学器件不仅能提高带宽和能效，还能为创新系统架构带来新的机遇。例如，光电共封装可实现光信号处理专用芯片的集成，从而在高性能计算、数据中心和电信等领域实现前所未有的性能和功能水平。
随着半导体行业不断突破性能和集成度的极限，2.5D/3D 集成和共封装光学领域必须应对一些新出现的趋势和挑战：
- 并行芯片到芯片接口标准： 几十年来，串行接口一直在互连领域占据主导地位，而芯片组架构的兴起则推动了并行芯片到芯片接口标准的发展，如通用芯片组互连快车（UCIe）。这些标准旨在为高性能、低功耗和低延迟的芯片到芯片通信建立通用框架，促进生态系统合作，加快先进封装技术的采用。
- 共封装光学收发器设计： 随着光电共封装技术的发展，高效和高性能光电融合收发器的设计变得重要。工程师正在探索新颖的收发器架构，如基于 DSP 的 PAM-4 收发器、交错时间 ADC 和 CDR 以及基于 VCSEL 的光发射器，以推动 CPO 实现中的带宽、能效和覆盖范围。
- 热管理： 在单个封装内密集集成多个芯片，给热管理带来了巨大挑战。分层热分析技术结合了用于热点识别的粗粒度分析和用于目标区域的细粒度分析，为应对这一挑战提供了一种前景广阔的方法，有可能将 EDA 运行时间缩短 10 倍，同时保持高精度（黄金模拟的 2% 以内）。
- 设计自动化和 EDA 工具开发： 基于芯片的系统设计的复杂性要求开发先进的设计自动化工具和方法。分层静态开云网页版 开云kaiyun时序分析、模块化电源传输网络分析和跨芯片布局与原理图 (LVS) 验证只是为实现高效可靠的 2.5D/3D 和 CPO 设计流程而必须应对的挑战中的几个例子。
在人工智能和以数据为中心的工作负载激增的推动下，对计算能力的需求持续飙升，半导体行业正在迎接 2.5D/3D 集成和CPO的时代。这些先进的封装技术提供了一条超越单片扩展限制的途径，可在单个封装内实现不同芯片的异构集成，并释放出前所未有的性能、能效和系统功能。
虽然采用 2.5D/3D 集成和 CPO 会带来众多挑战，从电路设计和热管理到设计自动化和 EDA 工具开发，但潜在的回报也是巨大的。通过利用垂直集成、近内存计算和超密集垂直连接的力量，这种模式转变有望重新定义计算的边界，为在单一封装内实现数万亿晶体管与高速光子互连和谐共存的未来开启方向。
台积电的讲师呼吁，随着半导体行业踏上2.5D/3D 集成和 CPO的征程，设计师和工程师必须深入了解 2.5D/3D 集成电路设计的基本原理，包括芯片到芯片互连架构、芯片复杂性管理以及新兴的共封装光学领域。通过掌握这些概念并遵循模块化设计、自顶向下方法论和互操作性原则，业界可以充分释放先进封装技术的潜力，并开创计算创新的新时代。