-N4C技术：台积电宣布推出先进的N4C技术以适用于更为广泛的应用。N4C延续了N4P技术，可将裸晶成本降低多达8.5%，且使用门槛低，计划将于2025年量产。N4C提供了面积效益更高的基础IP和设计规则，能够完全兼容已被广泛采用的N4P，因此客户可以轻松转移到N4C；该工艺还通过缩小裸晶尺寸提高良率，可为强调价值的产品迁移至台积电的下一代先进技术提供极具成本效益的选择。
-晶体管架构已从平面FET演进至鳍片FET（FinFET），并将迎来再次变革，向纳米片发展。
-除了纳米片之外，还有垂直堆叠的nFET和pFET，即CFET，它可能是晶体管升级的一个发展方向。
-台积点一直在积极研究将CFET用于下一步技术升级。考虑到布线和工艺的复杂性，CFET的密度增益可能在1.5-2倍之间。
-除CFET外，台积点在低维沟道材料领域也实现了突破，有助于进一步推动尺寸微缩和能耗降低。
o对于铜基互连，我们计划引入一种新的通孔方案，从而将业界领先的通孔电阻再降低25%。
o除铜互连外，我们还在研究一种含有气隙的新型金属材料，它可以将耦合电容降低约25%。
SoIC-P是一种基于凸块的堆叠方案，适用于对成本比较敏感的应用，如移动应用。
o用于3D芯粒堆叠技术的SoIC：无凸块SoIC-X方案，无论是现有的晶圆正面对背面堆叠方案的9微米键合间距，还是将于2027年上市的晶圆正面对正面堆叠方案的3微米键合间距，其裸晶到裸晶（die-to-die）互连密度均比40微米到18微米间距的微凸块F2F堆叠方案高出10倍以上。SoIC-X尤其适用于对性能要求极高的HPC应用。台积电的SoIC-X技术发展势头强劲，预计到2026年底将会有30个客户流片。
oCoWoS技术：该技术将先进的SoC或SoIC芯片与先进的HBM集成，可助力高规格的AI芯片上市。台积电已通过CoWoS-S生产线交付SoIC，并计划开发一种8倍光掩模大小的CoWoS，其中包含A16 SoIC芯片和12个HBM堆栈，预计将于2027年量产。到今年年底，台积电将为超过25个客户实现150多个CoWoS产品流片。
台积电与英伟达合作推出了Blackwell AI加速器，这一全球首款量产的CoWoS-L产品将2个N5 SoC和8个HBM堆栈集成于一个模块。
车用先进封装：继2023年推出支持车用客户及早采用的N3AE制程之后，台积电通过整合先进芯片与封装来持续满足车用客户对更高运算能力的需求，以符合行车的安全与质量要求。台积电正在研发InFO-oS及CoWoS-R解决方案，支持先进驾驶辅助系统（ADAS）、车辆控制及中控计算机等应用，预计于2025年第四季完成AEC-Q100第二级验证。
系统级晶圆技术（SoW）借助台积电成熟的InFO和CoWoS技术来扩展新一代数据中心所需的算力。
台积电计划在2027年推出基于CoWoS的SoW，它将集成先进的SoC或SoIC、HBM及其开云网页版 开云kaiyu开云网页版 开云kaiyunn他元件。
硅光子是共封装光学器件的最佳选择，因为它兼容半导体，并且可与EIC/PIC/交换机在封装层面高度集成。
台积电的创新型COUPE解决方案通过最短路径的同质铜-铜接口将PIC和EIC集成起来，并可实现超高速射频（RF）信号（200G/λ）。
COUPE解决方案占用面积最小，并含有光栅耦合器（GC）和边缘耦合器（EC），可满足客户的不同需求。
台积电计划在2025年完成小型插拔式连接器的COUPE验证，然后在2026年将其集成于共封装光学器件的CoWoS封装基板，将功耗降低2倍而将时延缩短10倍。
台积电还在探索一种更为先进的共封装光学方案，将COUPE集成于CoWoS中介层，从而将功耗再降低5倍而将时延再缩短2倍。
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